半導体入門講座・第15回
プロセスインテグレーション：数百の工程を1本の道に並べる
どの工程も正しくできても、チップが動くとは限りません。数百の工程を1本の流れに並べ、工程どうしの影響を最初から最後まで見る人が必要です。
わかること
- トランジスタ1つのつくり方を、素子分離、ウェル、ゲート、ソースとドレイン、アニール、コンタクト、1層目の金属配線の順に言い、それぞれがなぜ必要かを説明できる。
- 順番をなぜ勝手に変えられないのか（金属は高温に弱く、熱はたまっていく）、なぜ工程のあいだで長く待てないものがあるのか（Qタイム）を説明できる。
- どの工程も規格内なのにチップがうまくいかないことがあるのはなぜか、インテグレーションのエンジニアが結果からどうさかのぼるのかを説明できる。
一歩ずつ
- 浅い溝を掘って酸化膜で埋め、トランジスタを1つずつ分ける（素子分離）。
なぜトランジスタはぎっしり並んでいて、1つずつのあいだに絶縁の壁が要ります。
しないと隣どうしのトランジスタがリークし合い、スイッチがきちんと切れません。
- リンとホウ素を打ち込み、n型とp型のウェルをつくる。
なぜ2種類のトランジスタがそれぞれのウェルに乗り、入口・出口と下が逆の型なので、ふだんはオフになります。
しないと逆の型のウェルがないと、入口と出口がいつもつながっていて、スイッチを切れません。
- とても薄い酸化膜をつけ、ポリシリコンをのせて、細いゲートを焼く。
なぜゲートは絶縁膜ごしに電圧でチャネルを操り、その線幅が入口と出口の間隔をおおよそ決めます。
しないと絶縁膜が薄すぎるとリークし、厚すぎると遅く、ゲートが太すぎると遅く、細すぎるときちんと閉じません。
- ゲートを盾にして、両側にソースとドレインを打ち込む（セルフアライン）。
なぜ別のパターンで合わせるとどうしても少しずれますが、ゲート自身が盾なら必ずそろいます。
しないとずれると、入口か出口とチャネルのあいだにすき間があき、電気が通れません。
- 加熱して原子を落ち着かせ（アニール）、その熱をすべて熱履歴に数える。
なぜ打ち込んだばかりの原子の多くは違う場所にはさまっていて、まだ電気を通しません。
しないと熱が足りないとシート抵抗が高いまま、熱しすぎると原子が横へ動き、そろえたばかりの形がぼやけます。
- 絶縁膜でおおい、小さな穴をあけて金属で埋め、コンタクトをつくる。
なぜ上の配線がトランジスタに触れてよいのはつなぐべき点だけで、それ以外は絶縁しておきます。
しないと穴が底まで届かなければ抵抗が上がり、通らないこともあります。ずれてゲートに触れるとショートします。
- 金属は最後にのせ、1層目の金属配線でコンタクトをつないで回路にする。
なぜFEOLには1000度を超える工程もあり、金属がのったウェーハはもうそこまで熱せないからです。
しないと金属を先にのせると高温の工程ができなくなり、つながなければトランジスタはばらばらのスイッチにすぎません。
要点の解説
まず分け、土台をつくる：素子分離とウェル
工場では、小さな一部分だけを処理することはできません。ある場所だけで何かを起こすには、先に型紙を焼いてひと回りします。膜をつけ、パターンを焼き、エッチングかイオン注入をし、レジストを取り、洗浄し、測る。1つのチップで何十周、何百もの工程になります。いちばん簡単な平面トランジスタでいうと、ステップ1は素子分離です。シリコンに浅い溝を掘って酸化膜で埋め、平らに磨くと、トランジスタ1つずつのあいだに絶縁の壁ができます。これがないと、隣どうしがリークし合います。ステップ2はウェルです。レジストで半分をおおってリンを打ち込み、n型のウェルをつくり、型紙を替えてホウ素を打ち込み、p型のウェルをつくります。2種類のトランジスタがそれぞれに乗り、入口・出口と下のシリコンが逆の型なので、ふだんはオフでいられます。
ゲートをつくり、それを盾にする
ステップ3はゲートです。とても薄い酸化膜をつけて絶縁膜にし、電気を通すポリシリコンをのせ、ゲートを細い線として焼きます。この線幅が入口と出口の間隔をおおよそ決めるので、特に細く、特に正確に焼きます。ステップ4では、もう一方の種類のトランジスタをレジストでおおい、ゲートの両側に原子を打ち込みます。ゲートの真下はゲートがさえぎるので、ソースとドレインはゲートの両端にぴったり沿ってできます。これがセルフアライン（自己整合）です（実際のフローでは、浅く打ったあとゲートの両側に薄いサイドウォールをつけ、深く打ちます。ここでは省略します）。別のパターンを焼いて合わせると、どうしても少しずれます。ずれてすき間ができれば、電気が通れません。ステップ5はアニールです。打ち込んだばかりの原子の多くは違う場所にはさまっていて、まだ電気を通さないので、加熱して落ち着かせます。熱しすぎると原子が横へ動いて形がぼやけるので、数秒だけ加熱することがよくあります。
金属をのせたら、もう後戻りできない
ステップ6はコンタクトです。厚い絶縁膜でおおって平らに磨き、ソース、ドレイン、ゲートまで小さな穴を掘り、バリア層をつけてタングステンなどの金属で埋めます。穴が底まで届かなければ抵抗が上がり、通らないこともあります。ずれてゲートに触れればショートします。ステップ7で溝を掘って金属で埋め、1層目の金属配線をつくると、2種類のスイッチがペアになり、回路になります。トランジスタをつくるステップ1〜5をFEOL、配線をつくる部分をBEOLと呼びます。順番には理由があります。FEOLには1000度を超える工程もあり、金属がのったウェーハはもうそこまで熱せません。あとの加熱はどれも、前に打ち込んだ原子を少しずつ動かします。この勘定を熱履歴（サーマルバジェット）といい、先に見込んでおきます。量産ではこの流れはロックされていて、PORと呼ばれます。
工程のあいだは長く待てない、全体を見る人もいる
2つの工程のあいだ、ウェーハは箱に入って空気に触れています。洗ったシリコンには薄い酸化膜が戻り、現像したレジストを長く置くと、エッチング後の線幅がずれることがあります。そこで、ある工程が終わったら次の工程をいつまでに始めるかの上限を決めます。これがQタイムで、過ぎればリワーク、ときにはスクラップです。工程どうしも影響し合います。膜が少しだけ厚く、エッチングはいつもどおり。どちらも規格内なのに、コンタクトの穴のいくつかが底まであと少し届かず、抵抗が上がります。だからプロセスインテグレーションのエンジニア（PIE）は、1つの製品を最初の工程から最後まで見ます。各工程の計測に加えて、できあがったあとの電気特性と歩留まりも見て、問題が起きたら結果からさかのぼり、どの数字が最初に動いたかを探します。
よくある誤解
- よく聞くどの工程も規格内なら、できたチップに問題はないはずだ。
- 実はそうとは限りません。工程どうしは影響し合います。前の工程が少しずれ、次の工程はいつもどおりに進み、どちらも規格内なのに、つながると小さな穴が底まで届かず抵抗が上がることがあります。だから各工程の計測のほかに、ライン全体と、ウェーハができあがったあとの電気特性や歩留まりを見る人が必要です。
- よく聞くクリーンルームの中なら、ウェーハを少し待たせても問題ない。
- 実はクリーンルームはパーティクルを防げても、表面が空気とゆっくり反応するのは防げません。多くの工程のあいだにはQタイムがあり、過ぎればリワーク、ときにはスクラップです。だからロットの順番を組む人は、よく逆から考えます。次の工程の準備ができていなければ、前の工程をまだ始めない。
必読
- トランジスタはどうやってつくる？ 素子分離から1層目の金属配線まで、一歩ずつ
- プロセスインテグレーションエンジニア（PIE）は何をする？ プロセスエンジニアとの違い
- Qタイムとは？ ウェーハを長く置いておけない理由
遊ぶ
プロセスインテグレーションのエンジニアとして1シフト遊ぶ：見るのは1台の装置ではなく、最初の工程から最後までの1つの製品 →
考える
- 条件を1つ変えると、この工程はよくなっても、後ろのどこかの工程が悪くなるかもしれません。変えるかどうかを決める権限は誰が持つべきでしょう？ 決める前に、どんなデータを見るべきでしょう？
- 次の工程の装置が急に止まり、あるロットのQタイムがカウントダウン中です。修理を待つことと、前の工程をやり直すことには、それぞれどんな代償がありますか？
授業の教材：スライド
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