High-k 금속 게이트란? 트랜지스터의 게이트는 왜 재료를 바꿨을까

High-k 금속 게이트(high-k metal gate, 흔히 줄여서 HKMG)는 트랜지스터 게이트를 만드는 방식의 하나다. 게이트 아래의 아주 얇은 이산화규소 절연막을 ‘유전율’이 비교적 높은(고유전율, high-k) 절연 재료로 바꾸는데, 가장 흔한 것은 하프늄을 함유한 산화물이다. 게이트 자체도 폴리실리콘에서 금속으로 바꾼다. 새 절연막은 비교적 두껍게 만들 수 있어 누설 전류가 훨씬 적은데도, 게이트가 아래의 채널을 제어하는 힘은 아주 얇은 이산화규소와 비슷하다.

게이트는 트랜지스터에서 무슨 일을 할까?

트랜지스터는 전기로 제어하는 작은 스위치이고, 게이트는 가운데에 있는 수문이다(‘트랜지스터란?’ 참고). 게이트는 아래의 채널에 닿지 않고, 그 사이에 아주 얇은 절연막이 끼어 있다. 게이트에 전압을 걸면 이 막을 사이에 두고 전자를 실리콘 표면으로 끌어당기고, 전자가 줄지어 전기가 통하는 길이 생긴다.

이 막이 얇을수록 게이트가 더 세게 끌어당겨, 스위치가 더 빠르고 더 확실하게 켜진다. 그래서 여러 해 동안 이 막은 트랜지스터와 함께 점점 얇아졌다.

오랫동안 이 막은 이산화규소였고, 퍼니스에서 실리콘 표면을 산화시켜 키웠다. 그 위의 게이트는 폴리실리콘(다결정 실리콘)이었다. 작은 실리콘 결정 여러 개가 모여 이루어진 실리콘으로, 원자를 넣어 전기가 통하게 한 것이다(공정 흐름의 어느 단계에서 만드는지는 ‘트랜지스터 하나는 어떻게 만들어질까?’의 3단계 참고).

이산화규소는 왜 더 얇아질 수 없을까?

어느 정도 이상 얇아지면 전자가 그대로 뚫고 지나가기 때문이다.

절연막은 벽과 같아서, 원래라면 전자가 지나갈 수 없다. 그런데 벽이 1~2nm, 즉 원자 몇 층 정도의 두께까지 얇아지면, 전자가 벽을 넘지 않고 그대로 ‘뚫고’ 지나갈 가능성이 생긴다. 아주 작은 세계에서만 나타나는 현상으로, 이를 터널링(tunneling)이라고 한다.

뚫고 지나간 전자는 게이트에서 새어 나간 전류이며, 누설 전류가 흐르는 길이 하나 더 생기는 셈이다. 게다가 천천히 늘어나는 것이 아니다. 벽이 조금만 더 얇아져도 뚫고 지나가는 전자는 몇 배로 불어난다. 이산화규소가 약 2nm보다 얇아지면 누설 전류를 더는 무시할 수 없게 된다(백억 개가 넘는 트랜지스터가 함께 새면 어떻게 되는지는 ‘칩은 왜 전력을 쓸까?’ 참고).

High-k란 무슨 뜻일까? 왜 조금 두껍게 만드는 편이 오히려 나을까?

k는 유전율(dielectric constant)을 나타내는 기호로, 그리스 문자 κ로 쓰기도 한다. 유전율은 절연 재료가 지닌 특성의 하나로, 값이 클수록 같은 두께, 같은 전압에서 게이트가 그 막을 사이에 두고 끌어당기는 전자가 많아진다. 이산화규소는 약 3.9이고, 하프늄을 함유한 산화물은 만드는 방법에 따라 다르지만 흔히 인용되는 값은 10여에서 20여 정도로, 이산화규소의 몇 배다.

그래서 발상은 간단하다. 재료를 바꾸고, 조금 두껍게 만든다. 유전율이 이산화규소의 5배인 재료라면 5배 두껍게 만들어도 게이트가 전자를 끌어당기는 힘은 원래와 같다. 벽이 두꺼워졌으니 뚫고 지나가는 전자는 훨씬 적다.

업계에서는 ‘이산화규소라면 얼마나 얇아야 같은 효과를 내는가’로 비교하며, 이를 등가 산화막 두께(EOT, equivalent oxide thickness)라고 한다. 새 재료는 실제로는 몇 배 두껍지만, 등가 두께는 예전과 같은 정도로 얇게, 심지어 더 얇게도 만들 수 있다.

왜 게이트도 폴리실리콘에서 금속으로 바꿨을까?

초기의 게이트는 금속으로 만들었다(‘CMOS란?’ 참고). 그 뒤 오랫동안 폴리실리콘을 썼는데, 뒤 공정의 1,000℃가 넘는 가열을 견딜 수 있어서 게이트를 먼저 만들고 이를 가림막 삼아 소스와 드레인을 주입할 수 있었기 때문이다. 이렇게 하면 양쪽이 반드시 게이트에 맞춰 정렬된다.

그런데 폴리실리콘을 새 절연 재료와 함께 쓰면 문제가 생긴다.

• 문턱이 조정되지 않는다: 스위치가 켜지는 데 필요한 전압을 문턱 전압(threshold voltage)이라고 하는데, 원래는 그 일부를 폴리실리콘에 어떤 원자를 넣느냐로 정했다. 그런데 하프늄을 함유한 산화물과 만나면 계면이 문턱을 높은 쪽에 고정해 버린다.
• 절연막이 한 겹 더 깔린 것처럼 된다: 스위치가 켜졌을 때 폴리실리콘에서 절연막과 맞닿은 얇은 층이 ‘비어 버려’ 전기가 잘 통하지 않는다. 절연막을 한 겹 더 깐 것과 같다.

금속으로 바꾸면 이 두 문제가 훨씬 작아진다. 대신 금속은 도핑으로 문턱을 조정할 수 없어서, 주로 금속 자체를 골라 정해야 한다. 게다가 n형과 p형 두 스위치에 필요한 금속이 서로 다르다.

대략 2000년대 후반부터 가장 앞선 칩들이 차례로 이렇게 바뀌었다. 이전 몇 세대의 방식은 원래 이산화규소에 폴리실리콘이었고, 지금도 많은 칩이 이 방식을 쓴다(“뉴스에서 말하는 ‘성숙 공정’이란?” 참고).

단계별로 보기: High-k 금속 게이트는 어떻게 만들까?

까다로운 것은 순서다. 게이트를 만든 뒤에도 소스와 드레인을 주입하고, 다시 가열해 원자를 제자리에 앉혀야 한다(어닐링). 이 단계는 온도가 매우 높아서, 금속과 새 절연막이 그런 고온을 거치면 문턱이 틀어질 수 있다. 그래서 방법이 두 가지 있다. 게이트를 먼저 만드는 게이트 퍼스트와, 나중에 만드는 게이트 라스트다. 아래는 단순화한 일반적인 설명이다.

방법 1: 게이트 퍼스트(gate-first)

1. 절연막 깔기: 깨끗이 세정한 뒤 먼저 아주 얇은 이산화규소를 한 층 남겨 바탕으로 삼고, 그 위에 원자층 증착(ALD)으로 하프늄을 함유한 산화물을 깐다(‘박막 공정이란?’ 참고). 바탕층은 계면을 깨끗하게 해 주고, ALD는 한 사이클에 원자 한 층까지만 쌓으므로 웨이퍼 전체에 고른 두께로 깔 수 있다. 두께가 조금만 달라도 위치마다 트랜지스터의 문턱과 누설 전류가 달라진다.
2. 금속을 깔고 게이트 패터닝: 아주 얇은 금속을 한 층 깔고, 그 위에 폴리실리콘을 한 층 더 덮는 경우가 많다. 게이트를 한 줄 한 줄 패턴으로 찍고, 나머지 부분은 식각해 없앤다. 순서가 예전과 거의 같다는 것이 이 방법의 장점이다. 식각이 깨끗하게 되지 않거나 아래 절연막이 손상되면 그 스위치는 못 쓰게 된다.
3. 소스·드레인 주입, 어닐링: 예전처럼 게이트를 가림막 삼아 원자를 주입한 뒤 가열한다. 금속과 절연막이 함께 고온을 거친다는 것이 이 방법의 약점이다. 열 때문에 문턱이 틀어질 수 있고, 금속도 열에 강한 것만 고를 수 있다.

방법 2: 게이트 라스트(gate-last, 더미 게이트를 먼저 놓는다)

1. 더미 게이트 먼저 놓기: 나중에 제거할 게이트를 폴리실리콘으로 만들어 자리를 먼저 잡아 둔다(입체 구조의 트랜지스터도 이렇게 만든다. ‘FinFET과 GAA란?’ 참고). 더미 게이트는 열에 강하고, 가림막이 되어 소스와 드레인을 정렬시킬 수도 있다. 진짜 게이트를 먼저 놓으면 뒤 공정의 고온에 망가진다.
2. 소스·드레인 주입, 어닐링: 더미 게이트가 있는 동안 가장 뜨거운 단계를 끝낸다. 그 뒤의 단계는 온도가 훨씬 낮아서, 진짜 게이트는 그 고온을 거치지 않아도 된다.
3. 절연막을 덮고 더미 게이트가 드러날 때까지 연마: 웨이퍼 전체에 절연막을 덮고 CMP(화학적 기계 연마)로 평탄화해, 더미 게이트의 윗면이 막 드러날 때까지 간다. 덜 갈면 다음 단계에서 더미 게이트를 제거할 수 없고, 너무 많이 갈면 게이트 높이가 모자란다.
4. 더미 게이트를 파내고 새 절연막 깔기: 더미 게이트를 식각해 없애면 좁은 홈이 남는다(아래의 얇은 산화막까지 새로 바꾸는 방식도 있다). 이어서 ALD로 홈의 바닥과 벽에 하프늄을 함유한 산화물을 깐다. 홈이 좁은데 모든 면을 같은 두께로 덮어야 하므로, 한 사이클에 한 층씩 쌓는 ALD에 기댄다.
5. 금속을 깔고 채운 뒤 평탄화: n형과 p형 스위치에 서로 다른 얇은 금속을 따로 깔아 문턱을 정하고, 전기가 통하는 금속으로 홈을 가득 채운 뒤 홈 밖으로 넘친 부분을 갈아 낸다. 좁은 홈 안에 금속을 여러 층 쌓아야 해서, 가장 걱정되는 것은 다 채우지 못하는 경우다. 보이드가 남으면 이 게이트는 불량이 될 수 있다.

어느 쪽을 더 많이 쓸까?

게이트 라스트는 단계가 많고 더 어렵다. 하지만 진짜 게이트가 가장 뜨거운 구간을 거치지 않아도 되므로 문턱을 조정하기 쉽고, 고를 수 있는 금속도 많다. 그래서 가장 앞선 칩은 대부분 이 방법을 쓰며, 핀 구조와 게이트올어라운드 트랜지스터도 더미 게이트를 먼저 놓았다가 마지막에 진짜 게이트로 바꾼다.

fab24hr에서는

게임에는 High-k도, 금속 게이트도 나오지 않는다. 메인 스토리 ‘칩의 일생’의 가상 보청기 칩 ‘Glowmere’는 성숙한 세대의 공정을 쓰며, 게이트 아래의 막은 R&D 라인에 하나뿐인 퍼니스에서 키운 산화막이다.

이 막을 얼마나 얇게 키울지는 내가 정한다. ‘출근’을 누르고 ‘직장인의 하루’를 고른 뒤, ‘오늘 나는’ 카드에서 ‘개발 라인’을 누르고 좌우로 넘겨 개발 공정 엔지니어를 찾은 다음 ‘퍼니스’ 구역을 누르면 된다. 오전 근무는 웨이퍼 투입 일주일 전이다. 산화 시간만 바꾼 세 번의 런 결과가 나왔고, 시간을 목표의 한가운데로 정할지, 조금 줄여 얇은 쪽에 맞출지 정해야 한다. 조금 얇으면 스위칭이 빨라진다. 너무 얇으면 전자가 쉽게 그대로 뚫고 지나가 대기 중에 누설 전류가 생기는데, Glowmere는 버튼형 전지 하나로만 버틴다. 대화 속 ‘게이트 산화막’은 누를 수 있고, 용어 카드에서 ‘조금 더 알아보기’를 펼치면 나중에 왜 재료를 바꿨는지가 나온다.

같은 역할에서 ‘세정’ 구역을 누르면, 오전 근무에 세정을 마친 뒤 퍼니스에 넣기까지 최대 얼마나 둘 수 있는지(Q-time)를 정해야 한다. 누설 전류가 결국 무엇으로 이어지는지는 메인 스토리 챕터 10 ‘대기 전류’에서 볼 수 있다.

게임 속 회사, 칩, 인물, 숫자는 모두 가상이다. High-k 금속 게이트에 관한 내용은 공개된 일반 자료를 바탕으로 단순화해 썼으며, 통일된 수치가 없는 부분은 규모만 적었다. 다른 업계 용어는 ‘반도체 공장 전문 용어, 쉬운 말로 풀이’에서 찾아볼 수 있다.