FinFET과 GAA란? 트랜지스터는 왜 평면에서 세워졌다가 네 면을 감싸는 구조가 되었을까

FinFET과 GAA는 트랜지스터의 두 가지 구조다. FinFET은 핀 구조 전계효과 트랜지스터(fin field-effect transistor)로, 전류가 흐르는 채널을 세워 높고 얇은 ‘핀(fin, 지느러미)’으로 만들고 게이트가 윗면과 양옆, 세 면에서 감싼다. GAA는 gate-all-around의 약자로 게이트올어라운드라고 하며, 채널을 여러 장 쌓은 얇은 시트로 만들고 게이트가 각 시트의 위아래와 양옆을 모두 감싼다. 두 번의 구조 변화는 모두 아주 작은 트랜지스터도 확실히 꺼지게 하기 위한 것이었다.

게이트는 무슨 일을 할까?

트랜지스터는 전기로 제어하는 작은 스위치다(‘트랜지스터란?’ 참고). 전류는 입구(소스)에서 채널을 지나 출구(드레인)로 흐르며, 채널 위의 게이트는 수도꼭지 손잡이와 같다. 전압을 걸면 열리고, 전압을 없애면 잠긴다.

평면 트랜지스터는 왜 확실히 꺼지지 않게 되었을까?

예전의 트랜지스터는 평면 구조였다. 채널이 실리콘 표면에 누워 있고 게이트는 그 위만 덮었다. 크기가 작아질수록 입구와 출구가 가까워지는데, 게이트는 위쪽만 제어할 수 있어 채널 아래쪽까지는 힘이 미치지 않는다. 게이트가 ‘꺼짐’이라고 해도 전류가 조금씩 새어 나가는데, 이것이 누설 전류다. 백억 개가 넘는 트랜지스터의 누설 전류가 모이면 스마트폰을 쓰지 않고 두기만 해도 전력이 소모된다(‘칩은 왜 전력을 쓸까?’ 참고).

FinFET: 채널을 세우다

채널을 아주 얇은 벽처럼 세운다. 물고기 등에 난 지느러미 같은 모양이다. 게이트는 뒤집힌 U자처럼 이 핀을 타고 넘어 윗면과 양옆을 함께 감싼다. 핀의 폭은 몇 nm에 불과해 양쪽에서 감싸면 핀 전체를 제어할 수 있으므로 훨씬 확실하게 꺼진다.

세우면 좋은 점이 하나 더 있다. 전류가 흐를 수 있는 ‘폭’은 대략 핀의 양 측면과 윗면을 더한 값이다. 핀을 높이면 차지하는 면적은 그대로인데 흘릴 수 있는 전류는 늘어난다. 전류가 더 필요하면 핀을 두 개, 세 개 나란히 놓는다.

이런 트랜지스터는 대략 2010년대 초부터 본격적으로 쓰이기 시작했다. 이름은 2000년 전후에 대학 연구팀이 붙였고, 논문에서 양산까지 10년 넘게 걸렸다(‘새 기술이 논문에서 양산까지 가는 데 얼마나 걸릴까?’ 참고).

FinFET은 단계별로 어떻게 만들까?

큰 흐름은 평면 트랜지스터와 같다. 먼저 소자를 분리하고, 바탕을 만들고, 게이트를 만들고, 게이트에 맞춰 입구와 출구를 만든 뒤 배선을 연결한다(‘트랜지스터 하나는 어떻게 만들어질까?’ 참고). 추가되는 것은 핀을 먼저 식각해 만드는 단계이고, 게이트도 처음에는 가짜를 놓는 경우가 많다. 아래는 단순화한 일반적인 설명이다.

1. 핀 식각: 실리콘 위에 아주 가는 선을 여러 줄 찍고 아래로 식각해 핀을 줄지어 남긴다. 핀은 노광 장비가 한 번에 찍을 수 있는 것보다 가늘어서 멀티 패터닝 같은 방법을 쓰는 경우가 많다(‘193nm 빛으로 어떻게 수십 nm 선을 찍을까?’ 참고). 핀의 폭과 높이가 고르지 않으면 트랜지스터마다 전류가 달라진다.
2. 분리하고 핀 드러내기: 핀 사이를 산화물로 채우고 CMP로 평탄화한 뒤 다시 일정 깊이만큼 식각해 핀의 윗부분을 드러낸다. 묻힌 부분은 트랜지스터를 서로 분리하고, 드러난 부분이 채널이 된다. 식각이 고르지 않으면 드러난 높이가 제각각이어서 전류도 제각각이 된다. 이어서 평면 트랜지스터와 마찬가지로 원자를 주입해 n형, p형 웰을 만든다.
3. 핀을 가로지르는 더미 게이트 놓기: 폴리실리콘을 한 층 깔고 핀을 가로지르는 선으로 패터닝한 뒤, 양옆에 절연 측벽(스페이서)을 만들어 게이트 자리를 먼저 표시한다. 진짜 게이트 재료는 이후의 고온에 약해서, 처음부터 넣으면 가열 단계에서 망가진다.
4. 소스와 드레인 성장: 게이트 양옆의 핀을 조금 파낸 뒤 에피택시로 도핑 농도가 높은 실리콘이나 실리콘저마늄(실리콘에 저마늄을 조금 섞은 것)을 다시 성장시키고, 가열해 원자를 제자리에 자리 잡게 한다. 그러면 전류가 더 잘 흐른다(‘에피택시란?’ 참고). 가열할 때마다 열 예산(thermal budget)이 쌓이며, 열이 너무 많으면 원자가 옆으로 퍼져 모양이 흐려진다.
5. 진짜 게이트로 교체: 절연막을 덮고 더미 게이트가 드러날 때까지 연마한 뒤 더미 게이트를 제거하고, 남은 홈에 아주 얇은 새 절연 재료와 금속을 깔아 핀을 세 면에서 감싼다. 홈이 다 채워지지 않으면 게이트가 핀 전체를 제어하지 못한다.

그 위의 콘택트와 배선은 평면 트랜지스터와 같다(‘칩 속 배선은 어떻게 만들까?’ 참고).

핀은 왜 다시 한계에 부딪혔을까?

핀은 몇 nm까지 얇아져 더 얇게 만들기 어렵다. 게이트가 더 짧아지면 세 면에서 감싸도 맨 아래쪽은 제대로 제어하지 못한다. 게다가 핀은 한 개씩만 더할 수 있어서 전류를 1배, 2배, 3배로만 조정할 수 있고, 딱 1.5배로 맞출 수는 없다.

GAA: 게이트가 네 면을 감싸다

GAA는 핀을 ‘눕힌다’. 채널은 위아래로 쌓인 여러 장의 얇은 시트가 되며, 시트 하나의 두께는 몇 nm에 불과하다. 시트와 시트 사이의 빈틈까지 게이트로 채워 시트마다 네 면이 모두 감싸인다. 이런 시트를 나노시트(nanosheet)라 하고, 더 좁아서 가는 선처럼 생긴 것을 나노와이어라 한다.

시트의 폭은 패터닝으로 정한다. 큰 전류가 필요하면 넓게, 전력과 면적을 아끼려면 좁게 찍는다. GAA는 2020년대에 들어서야 양산되기 시작했는데, 대략 뉴스에서 말하는 3나노, 2나노 무렵이며 회사마다 전환 시기가 다르다. ‘몇 나노’는 세대의 이름이지 시트의 치수가 아니다(“뉴스에서 말하는 ‘2나노’는 무엇이 2나노일까?” 참고).

공중에 뜬 시트는 어떻게 만들까?

실리콘은 허공에 성장시킬 수 없으므로 먼저 ‘나중에 파낼 받침층’을 깐다.

1. 두 가지 재료를 번갈아 성장: 에피택시로 실리콘저마늄 한 층, 실리콘 한 층씩 여러 쌍을 쌓는다. 실리콘저마늄은 원자 배열이 실리콘과 매우 비슷해 결정 격자를 따라 한 층씩 이어 성장시킬 수 있고, 화학적 성질은 달라서 나중에 이것만 골라 제거할 수 있다. 재료가 맞지 않으면 가지런히 성장하지 않거나 깨끗하게 제거되지 않는다.
2. 띠 모양으로 식각, 더미 게이트, 소스·드레인 성장: FinFET의 1~4단계와 거의 같지만, 식각하는 대상이 적층 전체라는 점이 다르다. 소스와 드레인 자리를 파낼 때는 실리콘저마늄을 옆에서 조금 더 파 들어가 절연물을 채워, 시트와 시트 사이에 작은 측벽을 만든다. 이것이 없으면 다음 단계에서 소스와 드레인까지 깎여 나갈 수 있다.
3. 실리콘저마늄 제거: 더미 게이트를 제거하고, 실리콘저마늄만 깎고 실리콘은 거의 건드리지 않는 식각으로 그 사이를 비운다. 남은 실리콘 시트는 양 끝이 소스와 드레인에 이어져 사다리의 가로대처럼 걸린다. 깨끗하게 제거하지 못하면 시트마다 상태가 달라지고, 너무 많이 깎으면 실리콘 시트가 얇아지거나 끊어진다.
4. 빈틈에 게이트 채우기: 한 사이클에 원자 한 층까지만 쌓는 원자층 증착(ALD)으로(‘박막 공정이란?’ 참고) 시트마다 사방에 아주 얇은 절연막을 입히고 금속을 채운다. 빈틈은 몇 nm에서 10여 nm에 불과해서, 다 채우지 못하면 그 시트는 한 면이 제어되지 않는다.

GAA는 무엇이 어려울까?

어려운 것은 바로 비우기와 채우기다. 둘 다 폭이 몇 nm밖에 안 되는 틈에서 해야 하고, 시트마다 똑같이 만들어야 한다. 다음은 계측이다. 가장 중요한 부분이 안쪽에 쌓여 있어 위에서 보이지 않고, 광학 계측은 아주 적은 잔류물을 잡아낼 만큼 민감하지 않다. 그래서 X선을 쓰거나 웨이퍼를 잘라 단면을 TEM으로 봐야 하는 경우가 많은데, 잘라 낸 웨이퍼는 더 이상 쓸 수 없다(‘팹은 공정이 제대로 됐는지 어떻게 알까?’ 참고).

다음 단계: 위아래로 쌓기

아래 두 방향은 모두 아직 연구 단계다.

• n형과 p형 스위치를 위아래로 쌓기: 스위치는 대개 두 종류가 한 쌍을 이루는데(‘CMOS란?’ 참고), 지금은 나란히 놓는다. 위아래로 쌓으면 같은 면적에 더 많은 쌍을 넣을 수 있다. 연구에서는 흔히 CFET(complementary FET, 상보형 전계효과 트랜지스터)이라고 부른다.
• 2차원 소재를 채널로 쓰기: 실리콘 시트를 몇 nm 이하로 깎으면 전자가 점점 흐르기 어려워진다. 이황화몰리브덴 같은 소재는 한 층의 두께가 원자 몇 개에 불과한데, 이렇게 얇아도 전기가 통한다. 어려운 점은 웨이퍼 전체에 고르게 잘 성장시켜야 하고 금속과의 접촉도 좋아야 한다는 것이다.

위아래로 쌓는 방법은 두 가지이며 어려운 점이 다르다. 하나는 한 번에 쌓은 뒤 위아래를 나눠 가공하는 방법으로, 높이 쌓을수록 식각과 채우기가 어려워진다. 다른 하나는 아래층을 먼저 완성하고 실리콘을 한 층 더 깔아 위층을 만드는 방법이다. 하지만 트랜지스터를 만드는 일부 단계는 1,000℃가 넘는 온도가 필요해 아래층이 견디지 못하므로(열 예산), 연구에서는 위층을 만드는 온도를 대략 500℃ 이하로 낮추는 경우가 많다. 공개된 기술 로드맵은 대부분 두 방향을 2030년대 이후로 잡고 있으며, 로드맵마다 연도가 다르다.

fab24hr에서는

게임에는 핀 구조나 게이트올어라운드 트랜지스터가 없다. 메인 스토리 ‘칩의 일생’의 가상 보청기 칩 ‘Glowmere’는 성숙한 세대의 공정을 쓰며, 트랜지스터도 가장 작은 종류가 아니다. 하지만 ‘확실히 꺼지지 않아 전류가 샌다’는 문제는 곳곳에서 만난다. 챕터 1에서는 몇 장의 트랜지스터를 일부러 빠른 쪽, 느린 쪽으로 치우치게 만들지 정해야 하는데(코너), 빠른 쪽이 누설이 가장 많다. 챕터 10 ‘대기 전류’에서는 테스트 엔지니어가 누설이 얼마나 되면 걸러 낼지 정해야 한다.

‘직장인의 하루’에도 나온다. ‘출근’을 누르고 ‘직장인의 하루’를 고른 뒤 ‘오늘 나는’ 카드에서 ‘개발 라인’을 누르고, 좌우로 넘겨 개발 공정 엔지니어를 찾은 다음 ‘퍼니스’를 누른다. 오후 근무에는 R&D 라인에 하나뿐인 퍼니스의 가열 조건을 골라야 한다. 열을 너무 많이 주면 주입한 원자가 아래로 너무 깊이 퍼져 짧은 트랜지스터가 확실히 꺼지지 않는다. 게임 속 회사, 칩, 인물, 숫자는 모두 가상이다. FinFET과 GAA는 공개된 일반 자료를 바탕으로 단순화해 썼다. 다른 전문 용어는 ‘반도체 공장 전문 용어, 쉬운 말로 풀이’에서 찾아볼 수 있다.