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チップのつくり方約8分

成膜とは? チップはどうやって1層ずつ積み上げていくのか

成膜は、ウェーハの上に、ごく薄い新しい材料の層をつける工程です。チップは1層ずつ積み上げてつくります。電気を分ける絶縁の層もあれば、電気を運ぶ導電の層もあります。こうした新しい層の多くは成膜エリアでつけられ、厚さはたいてい数ナノメートルから数百ナノメートルです。薄膜の堆積(デポジション)とも呼ばれます。よく使われる方法は3つ。化学気相成長(CVD)、物理気相成長(PVD。工場でいちばん多いのはスパッタリング)、原子層堆積(ALD)です。

なぜチップは1層ずつ積み上げるの?

スマートフォンのチップのいちばん下には、トランジスタと呼ばれる小さなスイッチが100億個以上あります(「トランジスタとは?」)。スイッチはつながってはじめて役に立つので、その上に金属配線を何層も重ね、配線と配線のあいだには絶縁の材料をはさみます。

1層ごとの流れはだいたい同じです。材料の層をつけ、リソグラフィでパターンを焼き付け、エッチングでいらない部分を削ります。成膜はその最初の一歩です。層がなければ、削るものもありません。ほかのエリアが何をしているかは「半導体工場の7つのプロセスエリアは、それぞれ何をしている?」へ。

薄膜はどれくらい薄い?

たいてい数ナノメートルから数百ナノメートルです。髪の毛の太さは数万ナノメートルほどなので、数百ナノメートルの膜でも、髪の毛より数十倍から数百倍薄いことになります。原子1層の厚さは0.数ナノメートルしかなく、いちばん薄い膜は数ナノメートル。原子の層を数えられるほどです。

絶縁の膜でよく使われるのは二酸化ケイ素(ガラスの主成分)や窒化ケイ素、導電の膜はたいてい金属です。

どちらも「膜を成長させる」と言いますが、実は2種類あります。拡散炉での酸化は、シリコンそのものを酸素と反応させ、ウェーハ自身から層を育てます。成膜エリアは、外から材料を運んできて、いちばん上に重ねます。

化学気相成長(CVD)とは?

CVDは、何種類かのガスを密閉したチャンバーに送り込み、熱いウェーハの表面で化学反応させて、固体の層として残す方法です。残ったガスは排気します。たとえば、ケイ素を含むガスと酸素を含むガスからは、二酸化ケイ素の層が残ります。

冬の窓に少し似ています。空気中の水蒸気が冷たいガラスに触れて、霜になる。違うのは、霜は水蒸気が氷になるだけなのに、CVDのガスは表面で反応して別のものに変わることです。

ガスは、小さな穴がたくさんあいたシャワーヘッドから均一に降りてきます。プラズマの助けを借りるCVDもあり、そうするとウェーハをそれほど熱くしなくてすみます。工程の後半では、ウェーハにはもう金属配線があり、あまり熱を加えられないからです(熱履歴)。ガスは穴の中にも入りこんで、どの面でも反応するので、CVDは穴の側壁や底にも膜をつけやすい方法です。

物理気相成長(PVD)、スパッタリングとは?

PVDは化学反応を使いません。工場でいちばんよく使われるのがスパッタリングです。チャンバーを真空にし、アルゴンを少し入れてプラズマにします。電気を帯びたアルゴンが電界に引っぱられて材料の板(ターゲット、たいていは金属)にぶつかり、原子を1つずつはじき出します。それがウェーハに積もって、膜になります。

真空にするのは、空気の中では原子が1万分の1ミリも進まないうちに空気の分子にぶつかり、酸素や水分も膜に入りこんでしまうからです。

スプレー塗装に似ています。塗料はまっすぐ飛び、正面を向いた面ほど厚く塗られます。深くて細い穴では、原子の多くが上の面に積もって中まで入りにくく、底や側壁は薄いまま。ターゲットはぶつけられ続けて少しずつ薄くなり、ある程度使ったら交換します。

原子層堆積(ALD)とは?

ALDは成膜を何回ものサイクルに分け、1サイクルでつけるのは多くても原子1層、たいていは1層に満たない量です。

駐車場を思い浮かべてください。1区画に止められるのは1台だけで、満車になれば、あとから来た車は帰るしかありません。ALDはまず1種類目のガスを入れます。その分子がウェーハの表面に1層ぶん「駐車」すると、もうそれ以上はくっつけません。余ったガスを追い出してから2種類目のガスを入れると、駐車した層と反応して膜が1層でき、表面に新しい区画ができます。また追い出して、次のサイクルへ。

1区画に1台だけなので、穴の入口でも深い穴の底でも、時間さえかければ同じ厚さになります。そのかわり時間がかかります。よく使われる例のひとつでは1サイクルで約0.1ナノメートル、10ナノメートルつけるには100サイクルほどかかります。だからALDは、トランジスタの中の数ナノメートルしかない絶縁膜のように、いちばん薄くて大事なところに使われることが多いのです。

CVD、PVD、ALDはどう違う?

方法どうつけるかたとえると得意なこと弱点
CVD(化学気相成長)ガスが熱い表面で反応する冷たい窓につく霜速い、材料が多い、穴の中にもつくとても深く細い穴では、入口が先にふさがることがある
PVD(物理気相成長、スパッタリング)ターゲットから原子をはじき出すスプレー塗装金属膜、速い穴の底や側壁が薄い
ALD(原子層堆積)2種類のガスを交互に、1サイクル最大1層満車になる駐車場いちばん均一、ごく薄くても制御できるとても遅い

いちばん困るのは、穴の入口が先にふさがることです。トランジスタと上の配線は、小さくて深い穴(コンタクト)でつながっていて、穴には金属を埋めます。入口が先に閉じると中にすき間(ボイド)が残り、上からは見えないのに、電気が通りにくくなります。穴が細く深くなるほど、方法と厚さの選び方が大事になり、3つの方法を組み合わせることもよくあります。

なぜ厚さを均一にしなければならない?

膜のふるまいは厚さで決まります。金属膜が薄ければ抵抗が上がり、絶縁膜が薄ければ電気を止めきれないかもしれません。エッチングも厚さのムラを嫌います。1枚の中で、薄いところが先に削り抜けても、厚いところはまだなので、もう少し削り続けるしかありません。差が大きいほど長く削ることになり、薄いところでは下の層を傷めやすくなります。だから平均が合っているだけでは足りず、1枚のウェーハの中心と端も同じ厚さでなければなりません。

つけたら測ります。透明な膜は反射した光から厚さを計算し、光を通さない金属は電気の通りやすさ(シート抵抗)を測ります。1枚のウェーハでたくさんの点を測って膜厚マップにし、装置ではモニターウェーハを定期的に流して、少しずつずれていないかを見ます。

厚さが合っていても、それで終わりではありません。膜はウェーハを引っぱったり押したりして、わずかに反らせます。反りが大きすぎると、リソグラフィで焦点が合わなくなります。

なぜ膜の中にパーティクルがあってはいけない?

成膜中にパーティクルが1つでもウェーハに落ちると、膜の下に埋まって小さなこぶになります。その上の層もゆがむおそれがあり、線が切れたり、2本の線がつながったりすることがあります。クリーンルームがどれくらいきれいかは「クリーンルームはどれくらいきれい?」へ。

パーティクルは装置そのものから出ることもあります。膜はチャンバーの内壁や部品にもつき、厚くなるとはがれ落ちます。だからチャンバーは定期的に掃除し、メンテナンスのあとはテストウェーハを流してパーティクルを数え(テストラン)、合格してからロットを流します。

つけたあと、なぜ平らに磨くの?

膜は下の形のとおりにつくので、下がでこぼこなら上もでこぼこです。溝に金属を埋めると、表面に余分な層も残ります。だから成膜のあとには、よくCMPが続きます。表面を平らにし、余分な金属を磨き取るので、次のリソグラフィがきちんと位置を合わせられます(CMPのしくみは「半導体工場の7つのプロセスエリアは、それぞれ何をしている?」)。膜が少し厚くても薄くても、次の工程の磨き上がりが変わるので、この2つのエリアはよく連絡を取り合います。

fab24hrでは

fab24hrでは、「出勤」を押して「工場の一日」を選び、「今日のあなたは」のカードで成膜の役割を選べます。成膜のプロセスエンジニア(量産工場 › プロセス › 成膜)が担当するのは、スパッタリング装置のPVD-01。深夜は、膜厚は合格なのに、ウェーハがいつもより反っている。朝は、ターゲットがもう寿命に近く、膜が日ごとに薄くなる。昼は、新しいターゲットに替えると、パーティクルが増えて膜も厚くなり、次の工程のCMPから電話がかかってくる。夜は、新しいターゲットの最初の夜です。

同じ装置の真空、ポンプ、ターゲット交換は、薄膜装置エンジニア(量産工場 › 装置 › 成膜)の担当です。開発ラインの薄膜の開発プロセスエンジニアは、CVD-R1で新しいコンタクトにバリア層と金属を埋めます。明け方の断面写真では、穴の底にボイドがあります。これらの役割にはBetaの印がついています。ゲームにALDの装置はありません。会社、人物、装置番号、数字は架空のものです。膜のつけ方や、ムラやパーティクルを嫌う理由は、公開されている一般的な資料をもとに書いています。ほかの用語は「半導体工場の業界用語を、やさしく解説」へ。

ゲームのどこで出会うか成膜のプロセスエンジニア(量産工場 › プロセス › 成膜)になると、スパッタリング装置のPVD-01を担当します。膜が薄すぎても、厚すぎても、ウェーハを反らせても、あなたの仕事です。開発ラインには、CVDで小さな穴にひとつずつ金属を埋める、薄膜の開発プロセスエンジニアもいます。

fab24hrの成膜のプロセスエンジニアは、どの膜も見守ります。どれだけ厚いか、どれだけ均一か、パーティクルはないか。次の工程のCMPが待っています。

成膜のプロセスエンジニアで、どの膜も正しい厚さに保つ

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